Lexium MDrive Profinet proizvodi su dostupni u tri NEMA veličine motora: 17, 23 I 34. Ovi motori visoke vrednosti obrtnog momenta integrisani su sa pogonima od 12 do 70 VDC, kontrolerima, ulazima/izlazima i unutrašnjim koderom za poboljšanje performansi zatvorene petlje (slično servomotoru) bez dodatnih troškova i povećanja složenosti.

 Kompaktni all-in-one dizajn Lexium MDrive Profinet proizvoda štedi prostor, smanjuje umrežavanje i poboljšava pouzdanost mašine, pri čemu se zadovoljavaju porebe tržišta u širenju i komunikacionih mreža uz pomoć inovativnih aplikacija koje pružaju širok opseg pokretnih aplikacija.

Funkcionalnost zatvorene petlje Lexium MDrive Profinet proizvoda postiže se primenom sistema zasnovanog na hardveru koji se označava kao hMTehnology ili hMT. Kontrolni algoritmi ovde omogućuju da rotor i stator motora ne izgube sinhronizaciju, tako da je pojava slučajnog zastoja eliminisana.

„Zbog spajanja poboljšanih performansi sa robusnim dizajnom, Lexium MDrive Profinet proizvodi se dobro uklapaju u širok opseg automatizacionih aplikacija. Naša obaveza je da obezbedimo inovativna rešenja za kontrolu kretanja, izuzetan kvalitet i uslugu klijenata.”, izjavio je Paul Kling, šef za prodaju u SEM USA.

 

 Field Programmable Gate Arrays (FPGA) je jednostavni programabilni logički blok sa masivnom fabrikom električno programabilnih interkonekcija koje su postavljene izmeñu logičkih blokova. FPGA sistemi su uvedeni kako bi implementovali celokupnu funkcionalnost sistema na jednom čipu i omogućili fleksibilnost reprogramiranja. Danas, FPGA sistemi pokrivaju široko tržište primena kao što su automobilske, industrijske, medicinske, umrežavanje potrošačke elektronike, bezbednost, računarstvo viskoih preformansi, video i slike, digitalna obrada signala, itd.

 

 FPGA sistemi rade u dva režima: konfiguracionom režimu i korisnički režim. Sa uključivanjem napajanja, FPGA ulazi u konfiguracioni režim za programiranje. Konfigurisanje FPGA sistema znači slanje niza bitova ‘0’ i ‘1’ u ureñaj kroz specijalne pinove. Jednom kada je FPGA konfigurisan, on se prebacuje u korisnički režim kako bi izvršavao programiranu logičku funkciju.

 Većina FPGA ureñaja koristi SRAM kako bi uskladištio konfiguracione podatke. Pošto je SRAM konfiguracija koja zavisi od prisustva napona, podaci konfiguracija treba da budu skinuti u SRAM po uključenju napona. Ove konfiguracije mogu takoñe biti automatski učitane iz memorije koja ne zavisi od prisustva napona kao što su PROM, SPI Flash, ili eksterni procesorski čip. Mikroprocesori, mikrokontroleri i digitalni procesori signala mogu takoñe da skinu konfiguracione podatke u SRAM FPGA-a. Pored ovih metoda, konfiguracija takoñe može da bude skinuta preko najpopularnijeg JTAG interfejsa, USB interfejsa, itd.

 Konfiguracija FPGA sistema može da bude izvrešena ili postavljajući FPGA u master režim ili u slave režim. U master režimu, FPGA generiše konfiguracioni časovnik i kontroliše konfiguraciju podataka. U ovom režimu FPGA uopšteno skida konfiguracioni niz bitova iz memorija kao što su SPI, Flash, i PROM. Kada se koristi SPI Flash, FPGA deluje kao SPI master i konfiguracija se preuzima iz SPI Flash&a, dok postoji slučaj kada se konfiguracija skida iz PROM&a. Svi ovi slučajevi su prikazani na Slici 1.

Slika 1. FPGA konfiguracija u master režimu

 

 U slave režimu, FPGA može da bude konfigurisan korišćenjem eksternih inteligentnih ureñaja kao što su  mikrokontroleri, mikroprocesori, digitalni procesori signala, itd. ili korišćenjem JTAG ili USB interfejsa. Tri najčešće korišćene metode pametnih uređaja koriste konfiguraciju učitavanja podataka i mogu biti u sinhroninom serijskom, SPI slave i paralelnom režimu. Sinhroni serijski režim je ilustrovan na Slici 2.

Slika 2. FPGA konfiguracija u slave režimu

 

 Obično dve linije – podaci i časovnik – se koriste za skidanje konfiguracije u ovoj metodi. U krajnjoj liniji konfiguracionog časovnika, konfiguracioni bitovi podataka se smenjuju u FPGA sistemu.

Slika 3. FPGA konfiguracija u slave režimu – SPI 

 

 Na Slici 3 FPGA deluje kao SPI slave i eksterni mikroprocesor, mikrokontroler ili procesor digitalnih signala.

 Većina FPGA sistema ima opciju 8/16/32-bitne selekcije kada su konfiguracioni podaci poslati paralelno. Ovaj metod je dat na Slici 4 i to je najbrži režim za učitavanje konfiguracionih podataka.

Slika 4. FPGA konfiguracija u slave režimu – paralelni režim

 JTAG interfejs je 4/ 5 pinski serijski interfejs. Pet pinova su TDI (Test Data In), TDO (Test Data Out), TCK (Test Clock), TMS (Test Mode Select) i TRST (Test Reset). TRST pin je opcioni. JTAG je obično koristi za hardversko debagovanje i sken testiranje granica. Ovaj interfejs takoñe može da bude korišćen za konfiguraciono programiranje. Slika 5 pokazuje konfiguraciono signalno mapiranje korišćenjem JTAG interfejsa.

Slika 5. FPGA konfiguracija u slave režimu – JTAG režim

 USB interfejs velike brzine može da bude integrisan u rešenje koje se zasniva na FPGA tehnologiji na sledeće načine:

• USB protokol se slaže intelektualno vlasništvo (IP) sa eksternim primopredajnikom: U ovoj metodi, SIE IP je implementovan sa FPGA sistemom ili ASIC&om i korišćen zajedno sa eksternim primopredajnikom. Ovaj metod nudi prednost koju hardver zahteva, a koja je minimalna. Meñutim, razvoj USB Stack IP&a će potrošiti dragoceno vreme kao i inženjerske resurse. S druge strane, korišćenje IP-a treće stranke može da košta. Implemantacija protokola višeg nivoa i funkcija aplikacije takoñe uzima značajnu količinu FPGA resursa.
• USB Bridge IC sa integrisanim SIE i primopredajnikom: Ova tehnika spaja eksterni serijski interfejs, baš kao i primopredajnik na FPGA. Menadžment protokola signalnog nivoa ne može više da bude upravljan sa FPGA sistemom. Ovde postoje neke uštede u smislu FPGA resursa. Meñutim, implemantacija USB protokola višeg nivoa se još uvek radi pomoću FPGA tehnologije. U ovom slučaju, odluka treba da se donese posle analize troškova zahtevanog eksternog hardvera u poreñenju sa količinom FPGA resursa koji bi bili sačuvani.
• Kontroler + FPGA: Ovaj metod povezuje FPGA ili ASIC na inteligentan USB kontroler koji bi trebao da se brine o svim nivoima menadžmenta USB protokola. Kontroleri mogu da ponude fleksibilnost konfigurisanog broja krajnjih tačaka, FIFO veličinu i mogu čak da sadrže mikrokontroler koji upravlja menadžmentom visokog nivoa USB protokola. Takvi periferni kontroleri takoñe poseduju sposobnost da upravljaju nekim funkcijama na nivou aplikacije, tako oslobañajući FPGA ili ASIC od potrebe da ih izvrše.

• Sadrži preporučene arhitekture za aplikacije, koje su projektovane da sačuvaju vreme, obezbede skalabilnost i manje troškove održavanja
• Uključuje poboljšanja, koja su po mišljenju korisnika bila najbitnija kada su u pitanju stabilnost i samo okruženje, sa ciljem povećanja produktivnosti 
• Podržava veliki portfolio novih hardverskih proizvoda, čime se pokazuje posvećenost proširenja platforme i omogućavanje izgradnje najsavremenijih sistema

 “Brzo kreiranje sistema je važno, ali je jednako važno da ga napravite pravilno – to znači koristeći solidnu arhitekturu i potvrđene razvojne veštine” rekao je Dr. James Truchard, Predsednik NI-a, generalni direktor i ko-osnivač. “Nove funkcije i resursi u LabVIEW-u 2012 promovišu obuku i razvojne prakse koje pomažu našim korisnicima da kreiraju sisteme visokih performansi i visokog kvaliteta u što kraćem vremenskom roku, minimizirajući troškove razvoja i održavanja.”

 LabVIEW 2012 novine:

• Šabloni i primeri projekata
• Samostalni online trening
• Poboljšana stabilnost 
• Novi alati za analizu visokih performansi i naprednu obradu slike 
• Poboljšanja produktivnosti zahtevana od strane zajednice korisnika 
• Mobilne aplikacije za displej i kontrolu na iPad-u

 Naučite više gledajući ove dodatne resurse:

• LabVIEW 2012 novine: http://ni.com/labview/whatsnew/
• Studija o aplikaciji zasnovanoj na LV 2012: http://sine.ni.com/cs/app/doc/p/id/cs-14731/
• Brzo i uspešno kreiranje aplikacije sa LV 2012: http://zone.ni.com/devzone/cda/pub/p/id/1611/
• Video materijal o novinama u LV 2012: http://zone.ni.com/wv/app/doc/p/id/wv-157/

---

 Motor pumpe je priključen direktno na sistem. Kada voda dostigne željeni nivo, motor se automatski isključuje. Šema uređaja prikazana je na slici 1. Start taster se koristi za pokretanje motora. CMOS IC4049 služi kao senzor vode. Potenciometrom od 470kΩ podešava se osetljivosti samog uređaja. Interesantna karakteristika ovog uređaja je da on radi bolje ako je rastojanje uređaja i rezervoara što duža (500 do 1000m), podešavanjem potenciometra. Dva otpornika od 100kΩ sprečavaju fluktaciju struje ka vodi.

Sliak 1. Šema uređaja.

 Ako imate znanja iz programiranja mikrokontrolera možete probati da napravite ovaj uređaj i na drugi način. On radi kao i prethodna verzija projekta, osim što ima mogućnost alarma i blinkanja LE diode. Šema je prikazana na slici 2. Mikrokontroler (AT89C2051) predstavlja mozak čitavog uređaja i on upravlja svim željenim funkcijama. On prima signal sa kola IC4049 koji u ovom slučaju predstavlja senzor nivoa vode. Napajanje je obezbeđeno preko 12V/500mA transformatora regulisanog pomoću IC7805.

Slika 2. Šema uređaja sa mikrokontrolerom.

 Kako sistem funkcionise? Kada se pritisne taster (SW) buzer proizvodi zvuk 2 sekunde, a potom relej zatvara kontakte, koji ostaju zatvoreni sve dok se rezervoar ne napuni. Za vreme punjenja rezervoara, LED blinka. Na kraju, kada se rezervoar napuni, buzer proizvodi zvuk koji označava da je rezervoar pun, a motor pumpe se gasi. Dva NPN tranzistora pokreću relej i buzer.

Slika 3. Izgled gotovog uređaja.

 HEX file sa kodom za pomenuti mikrokontroler možete preuzeti ovde.